Логическое проектирование и верификация систем на SystemVerilog
Raamat riiulist
Kirjeldus
Книга посвящена SystemVerilog - языку описания аппаратуры, используемому для моделирования электронных систем. Разработчики SystemVerilog сделали его синтаксис похожим на синтаксис языка С, что упрощает его освоение. В современных подходах к проектированию аппаратуры проверка модели (верификация) не менее важна, чем ее разработка. SystemVerilog предлагает конструкции, позволяющие лучше отразить инженерный замысел в моделях, программные абстракции, упрощающие разработку тестовых окружений, утверждения, обеспечивающие проверку поведения сложных систем, а также средства измерения функционального покрытия в процессе верификации. .Описание языка дается вместе с материалом по логическому проектированию, так что книга может использоваться в качестве учебного пособия для курсов цифровой схемотехники и архитектуры компьютеров. .Издание будет полезно студентам, проходящим вводный курс цифровой схемотехники, а также разработчикам, которые знакомы с Verilog или VHDL, но желают освежить свои навыки или нуждаются в кратком справочнике по SystemVerilog. .Предполагается, что у читателя есть базовая подготовка в области схемотехники и программирования. . .Toode ID
1590256
Autor
Kirjastaja
Aasta
2019
ISBN
978-5-97060-619-3
Kood
10099663
Kaal
0.55
Vorming
70х90/16
Köitmine
мягкий
Kättesaadavus
Laos
Pakendi suurus
XS
